日本先进半导体企业Rapidus与全球芯片电子设计自动化（EDA）及知识产权（IP）领域领军者Cadence达成战略合作，双方将共同开发基于人工智能的芯片设计辅助工具，重点推动AI智能体在先进制程系统级芯片（SoC）设计中的应用。此次合作的核心目标是通过技术整合将芯片设计周期缩短50%，以应对7纳米及以下制程日益复杂的设计挑战。
据技术披露，Rapidus为其AI驱动设计平台Raads新增两项关键工具：Raads Navigator与Raads Indicator。这两款工具通过与Cadence的InnoStack AI Super Agent深度集成，构建起覆盖SoC设计全流程的智能编排系统。从早期架构探索到物理实现，再到最终验收测试，AI智能体可自动协调数百个设计环节，实现跨阶段任务的无缝衔接。
该解决方案的创新性体现在数据驱动的优化机制上。通过实时分析设计参数、工艺约束和性能指标，系统能够动态调整设计路径，在保持功能完整性的前提下优化资源分配。这种智能化管理方式显著降低了先进制程中因工艺波动导致的设计返工率，使工程团队能够更精准地预测设计周期。
对于3纳米及以下制程的SoC设计，传统方法需要处理超过10亿个晶体管级别的复杂度，而新平台通过AI辅助决策可将关键路径分析时间压缩40%。Rapidus设计部门负责人表示，集成后的工具链已在其2纳米研发项目中验证，在保持功耗和面积优势的同时，将设计迭代次数减少了35%。
此次技术融合标志着芯片设计进入智能编排时代。随着制程节点向埃米级推进，单纯依靠人工经验的设计模式已难以满足时效性要求。通过机器学习模型对历史设计数据的深度挖掘，AI智能体能够提出人类工程师难以发现的优化方案，这种人机协同的设计范式正在重塑半导体产业的技术竞争格局。
