由Ebrahim Hussain和Aaditya Subedi领导的定制芯片人工智能研究机构Architect Labs近日宣布，其开发的人工智能系统成功设计并验证了名为Redwood的端到端人工智能加速器。这一成果标志着半导体行业进入全新阶段，人工智能系统首次独立完成可用于量产的人工智能芯片设计。
该系统仅需两位人类架构师提供技术规范，便能在两周内完成芯片设计、验证及固件开发全过程。Redwood不仅参与硬件架构设计，还深度介入固件编写和内核优化，成功将现代人工智能模型映射至专用硬件。目前这款加速器已在FPGA平台实现部署，可对包括Llama和Qwen在内的数十亿参数模型进行实时推理运算。
性能测试数据显示，基于三星8纳米工艺的Redwood展现出显著优势。与NVIDIA Jetson Orin Nano相比，其吞吐量提升1.75倍，功耗降低1.9倍，在相同AI模型运行条件下，每瓦性能提升达3.4倍。这种突破性表现源于硬件与软件的深度协同设计，使芯片架构能够精准匹配人工智能工作负载特性。
传统芯片开发面临周期长、成本高的双重挑战，单个项目往往需要数年时间和数亿美元投入，且专业人才短缺导致行业集中度日益提高。Redwood采用的创新方法通过软硬件协同设计打破这一困局，从项目启动便实现内核、固件与RTL代码的联合开发优化，使芯片能够根据具体工作负载进行定制化设计。
该系统构建了持续优化的反馈机制：改进后的人工智能模型可为硬件设计提供优化依据，而更高效的硬件架构又能提升模型运行性能。英特尔前工程高级副总裁Sunil Shenoy评价称，这种设计范式转变将曾经少数巨头垄断的技术能力普及化，有望彻底改变硬件开发模式。
作为专为边缘计算设计的AI推理平台，Redwood采用可扩展的矩阵向量计算引擎阵列架构，通过专用片上网络实现高效互联。其完整推理流程涵盖注意力机制、键值缓存等核心运算，均可在芯片上独立完成，无需依赖主机处理器。这种设计使其特别适用于机器人、无人机等对功耗和实时性要求严苛的物理AI应用场景。
项目关键数据显示，Redwood实现100%自主设计验证，包括RTL代码、UVM验证环境、形式验证及固件驱动等模块。从单个IP到完整SoC，各模块代码与功能覆盖率均超过95%，首批RTL代码在FPGA平台实现零缺陷运行。该芯片已成功部署于AMD Versal FPGA，运行频率达250MHz，可对Qwen等开放权重模型执行实时推理。
Architect Labs开发的AI系统突破传统设计流程的顺序性限制，通过并行优化计算堆栈各层级实现革命性效率提升。这种设计方法允许在软件与硬件间动态分配功能，例如用专用硬件逻辑替代数千行软件代码，或将调度任务转移至编译器处理。系统可在48小时内完成架构变更的重新生成、验证与部署，设计迭代周期从季度级缩短至天级。
Redwood的矩阵计算引擎采用脉动阵列架构，支持GEMM和GEMV运算的数据流直通传输。向量引擎配备多通道SIMD单元，可处理浮点激活、归约运算及基于查找表的操作。片上网络采用信用机制实现低开销广播，支持逐链路流量控制。这种架构设计使芯片能够直接映射Transformer模型的核心算子，将关键内核作为硬件调度任务执行。
在编程模型方面，Redwood采用调度程序与内核分离的设计模式。全局控制核心负责任务编排，计算单元执行具体运算，通过消息传递机制实现跨单元协调。这种解耦架构使控制核心保持精简，同时支持动态添加或修改功能单元。编译器利用消息机制实现预取、双缓冲等优化策略，显著减少网格仲裁需求。
验证流程创新是Redwood成功的关键因素之一。Architect Labs开发的专用形式化引擎与商用EDA工具配合，实现测试平台、用例及形式化工件的自动生成。各模块在仿真阶段即达到95%覆盖率标准，首批RTL代码在FPGA平台实现零缺陷部署。这种验证方法确保了设计严谨性，同时摆脱了对人工测试用例开发的依赖。
该项目展现的递归优化能力预示着硬件设计新范式的诞生。部署在Redwood上的Qwen模型通过持续采样发现多项计时优化方案，这些改进直接应用于下一代芯片设计。这种AI系统自主设计硬件、运行模型并反哺硬件优化的闭环，标志着智能硬件进化进入全新阶段。Architect Labs表示，该技术已应用于多家财富500强企业，将原本数月的开发周期压缩至数周。
